描述

74HC595

74HC595是硅結(jié)構(gòu)的CMOS器件， 兼容低電壓TTL電路，遵守JEDEC標(biāo)準(zhǔn)。 74HC595是具有8位移位寄存器和一個存儲器，三態(tài)輸出功能。 移位寄存器和存儲器是分別的時鐘。 數(shù)據(jù)在SHcp的上升沿輸入到移位寄存器中，在STcp的上升沿輸入到存儲寄存器中去。如果兩個時鐘連在一起，則移位寄存器總是比存儲寄存器早一個脈沖。 移位寄存器有一個串行移位輸入（Ds），和一個串行輸出（Q7’）,和一個異步的低電平復(fù)位，存儲寄存器有一個并行8位的，具備三態(tài)的總線輸出，當(dāng)使能OE時（為低電平），存儲寄存器的數(shù)據(jù)輸出到總線。8位串行輸入/輸出或者并行輸出移位寄存器，具有高阻關(guān)斷狀態(tài)。三態(tài)。將串行輸入的8位數(shù)字，轉(zhuǎn)變?yōu)椴⑿休敵龅?位數(shù)字，例如控制一個8位數(shù)碼管，將不會有閃爍。

編輯本段特點

8位串行輸入 /8位串行或并行輸出 存儲狀態(tài)寄存器，三種狀態(tài)輸出寄存器（三態(tài)輸出：就是具有高電平、低電平和高阻抗三種輸出狀態(tài)的門電路。）可以直接清除 100MHz的移位頻率

編輯本段輸出能力

并行輸出，總線驅(qū)動； 串行輸出；標(biāo)準(zhǔn)中等規(guī)模集成電路 595移位寄存器有一個串行移位輸入（Ds），和一個串行輸出（Q7’）,和一個異步的低電平復(fù)位，存儲寄存器有一個并行8位的，具備三態(tài)的總線輸出，當(dāng)使能OE時（為低電平），存儲寄存器的數(shù)據(jù)輸出到總線。參考數(shù)據(jù)Cpd決定動態(tài)的能耗，Pd=Cpd×VCC×f1+∑(CL×VCC^2×f0)F1=輸入頻率，CL=輸出電容 f0=輸出頻率（MHz） Vcc=電源電壓

編輯本段引腳說明

符號 引腳 描述Q0…Q7 8位并行數(shù)據(jù)輸出，其中Q0為第15腳 GND 第8腳 地Q7’ 第9腳 串行數(shù)據(jù)輸出MR 第10腳 主復(fù)位（低電平）SHCP 第11腳 移位寄存器時鐘輸入STCP 第12腳 存儲寄存器時鐘輸入OE 第13腳 輸出有效（低電平）DS 第14腳 串行數(shù)據(jù)輸入VCC 第16腳 電源

編輯本段功能表

輸入					輸出		功能
SHCP	STCP	OE	MR	DS	Q7’	Qn
×	×	L	↓	×	L	NC	MR為低電平時僅僅影響移位寄存器
×	↑	L	L	×	L	L	空移位寄存器到輸出寄存器
×	×	H	L	×	L	Z	清空移位寄存器，并行輸出為高阻狀態(tài)
↑	×	L	H	H	Q6	NC	邏輯高電平移入移位寄存器狀態(tài)0，包含所有的移位寄存器狀態(tài) 移入
×	↑	L	H	×	NC	Qn’	移位寄存器的內(nèi)容到達保持寄存器并從并口輸出
↑	↑	L	H	×	Q6’	Qn’	移位寄存器內(nèi)容移入，先前的移位寄存器的內(nèi)容到達保持寄存器并出

編輯本段注釋

H=高電平狀態(tài)L=低電平狀態(tài)↑=上升沿↓=下降沿Z=高阻NC=無變化×=無效當(dāng)MR為高電平，OE為低電平時，數(shù)據(jù)在SHCP上升沿進入移位寄存器，在STCP上升沿輸出到并行端口。

真值表

編輯本段程序樣例

#define u8 unsigned char #define u16 unsigned intsbit MR=P1^6; //寄存器清0，避免數(shù)據(jù)錯位sbit RCK=P1^5; //并行輸出時鐘sbit DS=P1^4; //數(shù)據(jù)線sbit CLK=P1^3; //移位輸入時鐘void writ_595(u8 dat){u8 i; MR=0; //寄存器清0，避免數(shù)據(jù)錯位MR=1;for(i=0;i<8;i++){CLK=0;if((dat&0x80) == 0x80)DS = 1; //串行數(shù)據(jù)輸入elseDS = 0;CLK=1; //移位輸入時鐘，上升沿輸入dat<<=1;}RCK=0; //并行輸出時鐘RCK=1;}該子函數(shù)可以直接調(diào)用，比如writ_595（0xfe）；Q0-Q7腳則輸出對應(yīng)的二進制碼